Цитата:
Сообщение от ancc
встревает вот на чем
Adjust Dclk offset to meet frame sync
так конечно неправильно, но я эту проверку в самой последней версии временно убрал, может быть все что угодно.
надо конечно это все поизучать что это за DCLK (pixel clock матрицы?) и зачем ее смещение регулировать, но это наверное не сегодня уже.
|
Думаю, кое что об этом написано вверху на 14 странице даташита на TFP410. На TF410 есть для этого 4 пина.
DKEN (pin 35) - при высоком уровне, эта задержка регулируется DK1-3 (pin 6-8), при низком уровне устанавливаются режим по умолчанию.
Только я поигрался этими режимами в разных комбинациях и ни какой разницы не увидел. Сейчас DKEN подтянут высоким уровнем, а резисторы выводов DK1-3 отпаяны, как рекомендовано в одном из проектов
тут